ブックタイトル実装技術12月号2018年

概要

実装技術12月号2018年

353????????????連????????業??????????????（??の??）半導体実装（株）ザイキューブ◎Micron Talks 3D NAND Sans Intel（1月11日付け EE Times）→ 2018 International CESでの第16 回J.P. MorganAnnual Tech Forumにて、Micron TechnologyのChiefTechnology Officer （CTO）、Ernie Maddock氏。　Intelとの3D NAND共同開発合意を終えるのは、「徹底的そして注意深く検討」したもの、共有する製造拠点には影響を与えない。両社は該Q and Aでほとんど注目を得なかった技術、3D Xpointでは依然コラボしていく。　このような方向付けを経て両社は、4bits/cell 3D NANDそして96-層と最先端の取り組みを打ち上げている。◎Micron and Intel extend their leadership in 3DNAND flash memory（5月21日付け ELECTROIQ）→ Micron Technology社とIntel Corporationが、業界初、4bits/cell 3D NAND技術の生産および出荷を発表、64-層構造にテコ入れしたこの新しい4bits/cell NAND技術により世界最高密度のフラッシュメモリ、1 terabit（Tb）density/dieが得られる。両社はまた、第3 世代96-tier3D NAND構造について開発の進展を発表、層数50％増となる。cell構造のこれらの進展により、世界最高のGb/mm2面積密度を生産する両社のleadershipが続く。◎Micron and Intel extend leadership in 3D NANDflash memory- Micron, Intel announce 4bits/cell 3D NANDproduction（5月22日付け New Electronics）→Micron TechnologyとIntelが、4bits/cell 3D NAND技術の生産を開始、1 terabit/dieの世界最高密度フラッシュメモリが得られる。いっぽう、両社は96-tier 3D NAND構造の開発を進めており、layersで50 ％高められる。◎ Intel/MicronがNAND関係を再強化、4ビット/セルの64層を製品認定（5月23日付け セミコンダクタポータル記事）→ IntelとMicronが3D-NANDフラッシュをそれぞれが独自に開発と販売を進めるとしたのはほんの数カ月前。このほど再び共同開発することを表明した。それも4ビット/セルで96 層の3D-NANDの開発である。単位面積あたりのビット密度は最も高い競争力のあるチップとなる。　現在第2世代に相当する64層で、4ビット/セルのメモリは、特定顧客の品質認定を行っている段階に入っており、単なる開発ではなく商用化が最も早い高密度メモリとなりそうだ。第3世代の96層の3D-NANDは従来のTLC（3ビット/セル）方式でまだ作られている。段階を踏んで64 層から96 層へと向かうからだ。96 層で4ビット/セルになると、1チップで1T（テラ）ビットメモリができるという。　3D XPoint共同開発について、両社はこの夏、次の通り更新内容を発表している。◎Micron and Intel announce update to 3D XPointjoint development program- Intel, Micron to unveil second-generation 3DXPoint tech（7月17日付け DIGITIMES）　→ MicronとIntelが、両社の3D XPoint共同開発パートナーシップの更新を発表、latencyを劇的に減らし、NANDメモリより書き換え回数を指数関数的に高める全く新しいclassのノンボラメモリの開発を行っていく。両社は、2019年前半に出てくる見込みの3D XPoint技術の第2 世代の共同開発完了で合意、第2 世代より先の技術開発は、それぞれの製品およびビジネスニーズに向けて該技術を最適化するために2 社独立に追求していく。MicronとIntelは、Lehi,UtahにあるIntel-Micron Flash Technologies（IMFT）拠点で引き続き3D XPoint技術ベースのメモリを製造していく。