ブックタイトル実装技術3月号2018年特別編集版

概要

実装技術3月号2018年特別編集版

441. ムーアの法則とは何か　今から52年も前に、インテル社のゴードン・ムーア氏が、「半導体の集積密度は、1 年で2 倍になる」という予測を雑誌に掲載したのが「ムーアの法則」となった。1965 年にはシリコンチップ1つに60 個載っていたトランジスタは、1975 年には65000個がチップに載ると仮定すると、1年で2倍の集積度になると予言した訳である。インテルが「4004」CPUを作ったのは1970 年のことであり、1965 年にはプロセッサという概念すらなかった時代で、その時のチップサイズは2Mil 平方、メタル配線は2 層、ウエファーは1インチ（25mmφ）であった。ムーア氏については、2月号のインテル（株）の紹介に載せたのでここでは省略する。　その後もムーアの法則は続き、1980 年代にはDRAMが集積度向上の主役となり、1Mbitは、3 年後に4Mbit、6年後に16Mbit、9 年後に64Mbitといった調子で、3年で4 倍のペースで進展し、ムーア氏が予言した集積度が年々向上すると言う思想は現在も依然として続いている。　最近の10数年間のパターン微細化は、90nm→65nm→45nm → 32nm → 22nm → 14nm → 10nmという調子で進行しており、トランジスタが微細化されるとチップ面積あたりのトランジスタ数が増えるので、LSI の集積度がどんどん向上している。　さらに微細化だけでなく、縦方向に3 次元的に積むデバイスも現れて、集積度の向上は加速されている。図1は、DRAMやフラッシュ・メモリの集積度の変遷を表したグラフで、実に縦軸は4桁単位で表される急激な進歩で、こんな桁違いに上昇するような産業は他にないであろう（HDDは、LSIに対抗するように向上しているが）。本年はついに1チップ上に1Terabit（1012bit、1 兆ビット）のNANDフラッシュメモリが実現する可能性がある。しかし、微細化がいつまでも続くはずがなく、「ムーアの終焉」が心配されている。果たして進歩は止まるのか？ 今月から数回にわたって議論しよう。2. CMOSとインバータについて簡単な解説　LSI の基本となるCMOSについては、皆様は十分お馴染みと思われるが、念のため最初に説明しておく。　まずNMOSは、P 型のWellにイオン注入でN 型のソースとドレインを形成し、薄い酸化膜を挟んでゲート電極を設けた構造で、PMOSはこれと逆に、N 型WellにP 型のソースとドレイン及びゲートを設けたもので、図2に構造図を示す。NMOS のゲート電極にプラスの電圧を与えると、ゲート下のチャンネル層にマイナスの電荷が誘起され、N型のソースとドレイン間が導通してON状態になり、ゲートにマイナスの電圧が与えられると導通せずOFF 状態になる。PMOSはこれと逆で、ゲートにマイナス電圧が与えられるとONとなり、プラス電圧だとOFFとなる。　さて、このようにNMOSとPMOSを隣同士に並べて作り込んだのは、図3 のようなインバータ回路を作るためで、NMOSとPMOS のゲート同士、ソース同士を近接させて、それらを接続する。半導体業界の話題（第2回）エレクトロニクス業界の発展を牽引してきた「 ムーアの法則」はさらに続く図1　LSIの集積度／チップの変遷厚木エレクトロニクス / 加藤　俊夫