ブックタイトル実装技術6月号2017年特別編集版

概要

実装技術6月号2017年特別編集版

313半導体素子の2D～3D実装動向とパッケージ基板の狙うべき方向 ―パッケージ基板が不要になる?!―プリント配線板製造の動向を探る化には適しているが、必ずしも性能向上には繋がらない。配線の微細化や狭ピッチ化は、配線抵抗や配線間寄生容量の増加、クロストークの発生などによる高速信号の劣化につながる。また、ビアホールや電極接続部では抵抗増やインピーダンスの変動が生じる。これらがICチップの性能や機能の低下をもたらす。このため、配線パターンの引き回しやビアホール、部品接続点等を極力減らす必要がある。　こうした動きは、従来のDIP実装から今日のTSV（ThroughSi Via）型3D実装に至るまで、精力的に進められてきた。これらのパッケージング構造の推移をICの2チップ間接続に限定して図2に示す。同図左端に示す下向き矢印方向のパッケージング形態が素子間配線長の短縮化、接続端子の低減化方向を示す。この内、楕円で囲んだ構造が、ICチップとインタポーザ多層配線との一体化、シームレス化を実現するバンプレス接続構造で、これらは6 項で述べる。　　　 マルチチップIC実装は　　　 2次元（2D）から3次元（3D）へ　20世紀後半に登場したマルチチップIC実装は、当初は図3（a）のようなワイヤボンディングによる2D実装方式であったが、さらに21 世紀はじめには、図3（b）のワイヤボンディングによる3D実装方式が出現した。この構造は、2 次元占有面積の削減はもちろんであるが、このころからICチップの裏面研削により、100μmをきる超薄片化技術が導入されて、3 次元積層とはいえ、高さ方向も削減する効果をもたらした。この3D構造は、スマートホンなどのメモリ容量増などに寄与してきている。しかしワイヤボンディングのため、配線長が長く、チップ形状にも制限が加わる。これらのパッケージをさらに3D実装した図3（c）のPoP（Package on Package）構造もすでに実用化されてきている。　さらにICチップ間接続長のミニマム化を狙って、ICチップ電極部に貫通ビアホールを形成してチップ裏面に電極を導出し、3D接続構造とする図3（d）のTSV型3D実装方式が出てきた。ICチップは素子がSiの片側表面のみに形成されているため、裏面端子の導出には、図3（d）左の写真のようにチップ電極部に貫通孔を開け、Cuをめっき充填して引き出す方法をとる。　このTSV形成法は、わが国ではASET主導で1999年から開発がスタートし、2013年3月にほぼ所期の目的を達成してプロジェクトが終了した。この方式は海外でも開発が活発に行われてきた。すでにSamsungをはじめとするメモリ主体の半導体メーカーで、TSV型3Dメモリで製品出荷が開始されている。Siチップへの微細孔形成が複雑なため、急速な拡大は望めない。特定非営利活動法人 サーキットネットワーク図3　マルチチップパッケージ(MCP)化による2Dから3D実装への進展状況図2　ICチップ間配線の短縮化、接続点数の削減化方向