ブックタイトル実装技術6月号2017年特別編集版

概要

実装技術6月号2017年特別編集版

3012プリント配線板製造の動向を探る　　　 ICチップ内の素子の微細化が　　　 物理的限界に近づき、　　　 More MooreからMore than Mooreへ、　　　 そしてICチップのパッケージ構造が変わる　ICチップの多機能化・大容量化や高速・高周波対応などの必要性から、ICチップの集積度が飛躍的に高まり、今や1チップ内に数千万個から数億個の素子が集積される状況になってきた。これにはSiチップ内の素子の微細化が大きく寄与してきたが、素子のデザインルールが10nm世代（以下、「世代」を省略）に近づきつつある現在、微細化の物理限界が問われる状況になってきた。単一チップの微細化では、2013 年にIntelがMPUで14nmの量産に入り、TSMCやSamsungが10nm品の製品化に向けて動き出すなど、More Mooreの動きも盛んである。5～7nmまでは実現可能との意見もあるが、技術的に可能であっても高額設備投資の必要性から、実用面でのコストの壁が立ちはだかる。　そこで微細化に替わり、機能、性能、コスト面でマルチチップ化方向へ転換して解を見出そうとするMore than Mooreの方向に急速に舵が切られ始めた。シングルチップ実装からマルチチップ実装へ、2次元（2D）実装から3 次元（3D）実装へと、ICチップ実装が大きく変わりつつある。　　　 ICチップの性能を生かすため、　　　 配線の最短化と接続端子のミニマム化が　　　 最重要課題に　　　 ICチップとインタポーザ配線の一体化、　　　 シームレス化へ　ICチップの高集積化から、1チップあたりの電極端子数の増加が著しく、MPUやFPGAなどでは数千端子を超えるチップも出始めた。DRAMメモリでさえ、従来の最大240 端子が、 Wide I/O DRAMでは一挙に1200～2400 端子に急増する。このため、チップ上電極の微小化、狭ピッチ化が加速し、20μmピッチ（L/Sが10μm/10μm）を切る必要性も出てきた。　さらにマルチチップ化では、チップ間の引き回しや接続点数の増加が著しく、これが高周波特性を劣化させる原因となる。　このためICチップを受け止めるパッケージ基板のデザインルールをICチップ内のグローバル配線のデザインルールに近い10μm以下にまで近づける必要がある。すなわち、図1 内に示す点線Ａ（ICチップ電極とプリント配線板の境界線）のない、連続的な接続構造、すなわちシームレス化の実現である。最近、この実現に近い動きが出始めてきた。後述するバンプレス接続の動きである。　しかしパターンの微細化は高密度半導体素子の2D～3D実装動向とパッケージ基板の狙うべき方向―パッケージ基板が不要になる?!―特定非営利活動法人 サーキットネットワーク / 本多　進図1　ICチップとパッケージ基板の接続イメージ