ブックタイトル実装技術1月号2014年特別編集版

概要

実装技術1月号2014年特別編集版

61ジストでマスクし、エッチングの度にフォトレジストがサイドエッチングされて細ることにより、繰り返しエッチングで図10のように段差構造を作ることである。この方法だと、フォトレジスト工程が1回ですむ。段差ができると厚い絶縁膜を被せて、上から順にトレンチをエッチングする。厚い絶縁物はウエハ全面に付着するので、CMPで削って平坦化する。次に、ホールのエッチングでは、浅いホールから深いホールまで図11のように数十回のエッチングが必要になり、そのたびにフォトレジストでマスクする必要がある。しかし、図12のような巧妙な案が発表されており、フォトレジストの回数が大幅に減らすことができる。4.NANDの将来1. 3D-NANDフラッシュの性能について　サムスンの発表によると、10nm世代の浮遊ゲートNAND フラッシュに比べて、動作信頼性を2 ～10 倍、書き込み速度を2倍に改善できるとし、セルの寿命を示す書き込み回数（耐久年限）は製品ごとに最低2倍から最大10倍以上に向上する、一方、消費電力は半分に減らせるという。しかし、3D-NAND は、これまで用いられてこなかったSONOS 構造であり、用いられてこなかった原因があるわけで、その方がすぐれているという理屈はあり得ない、という反論もある。また、肝心のMOS のチャンネルが単結晶ではないのも不利な点だろう。したがって、性能の優劣を云々するのはまだ早計というべきで、ユーザーの検討を待ちたいと思う。　なお、今回はSONOS構造のみを紹介したが、FG（フローティング・ゲート）型の3D －NANDフラッシュも開発されている。かなりトリッキーなプロセスと思われるので、主流技術となるかどうか疑問に思っているが、図13にその構造図のみを載せておく。2. コストについて　LSIのコストは、一般に設備投資額と歩留りが大きな影響を与える。3D－ NANDフラッシュの場合の投資額について考えると、リソグラフィは数十nm 程度のパターンであるか図13フローティング・ゲートの3D-NANDフラッシュ図11　階段状ホールの形成方法（1段ずつエッチングする方法）図12　エッチング回数を減らした階段状ホールの形成方法SiO2/Poly-Si の多層膜のエッチングで、SiO2 をサイドエッチングして凹ませ、そこへPoly-Siを埋め込んでフローティング・ゲートにした構造