ブックタイトル実装技術1月号2014年特別編集版

概要

実装技術1月号2014年特別編集版

60　コントロール電極は、抵抗を下げるため、Ni やCo のシリサイドが用いられる可能性がある。将来的にはグラフェンも考えられ、検討されているようである（グラフェンは、カーボンが平面状に並んだ単結晶で、電気抵抗が金属よりはるかに低いので、電極として用いればメリットがある）。（2）アスペクト比の大きいホールのエッチング　ホールの形状を推定すると、深さは24層なら2400nm程度と推定され、ホール径は50nm とすると、アスペクト比（Aspect Ratio ＝深さ対開口の比）は48 となる。トレンチ型DRAMでは、この程度のホールをエッチングした経験があるかもしれないが、3D-NAND フラッシュの場合は、被エッチング材料が均一な結晶ではなく異物質の多層膜であるため、その難しさは比較にならない。筆者の推定するところでは、図9のように正常な形状ばかりでなく、いろいろな不良形状がありうる。SiO2とSiNの積層物質のエッチングであるから、単一のエッチングガスで均一にエッチングできるとは限らないので、実際のエッチング形状は図9のようになっていると思われる。また、300mm ウエハ全面にわたってエッチングガス（プラズマの荷電粒子）が垂直に入射しなければならないから、この制御もかなり難しく、ひとつ間違えると斜めエッチングになってしまう。（3）ONO膜の製作と問題点　ONO 膜の生成は、NAND フラッシュの性能を決める、もっとも重要なプロセスである。重要なノウハウの部分であるため各社のプロセスの詳細は不明だが、筆者は次のように推定している。　まず、Si 側のSiO2膜は、電子がトンネル効果で注入される膜であるから、膜厚はきわめて薄く、かつ高電圧で破壊が進まないように緻密な膜が要求される。できれば高温熱酸化のような緻密な膜が望ましいと思われるが、微細な膜厚の均一性を考量してALD（Atomic Layer Deposition＝原子層堆積）が用いられるであろう。次いで、SiNは、緻密さではLPCVD（Low pressure CVD ＝減圧CVD）が勝るが、ダングリング・ボンドを多く形成するため、通常のPCVD（Plasma CVD）が用いられると思われる。しかし、ホールの側面に均一な膜を形成するのはそれなりの高度な技術が要求される。（4）チャンネル　MOSのチャンネルはPoly-Siを用いることになるが、半導体は歴史始まって以来、常に良質な単結晶を求めてきたのと、まるで正反対である。ホールの内部にエピタキシなどで単結晶を作成することはとても考えられないので、チャンネルはPoly-Siとなる。MOSのチャンネルが単結晶でないのは不都合な点がいろいろ出てくる。Poly-Siの厚さを10nm 以下に薄くするためALD で正確に膜厚を制御し、できるだけ単結晶に近い性質にしなければならないことは、先に述べた通りである。（5）電極取り出しの工夫　コントロール・ゲートの電極取り出しは、図7にように数十段の段差から取り出す必要があり、このような構造は過去のLSIでは経験がない。段差を実現するには、厚いフォトレ図9　ホール・エッチングの異常の数々図10　フォトレジストのスリム化により、段差形成