ブックタイトル実装技術1月号2014年特別編集版

概要

実装技術1月号2014年特別編集版

59以下の薄膜や、コントロール・ゲートからの電界を強めるため極めて薄い膜になっている。図の縦方向のPoly-Siが、MOSのチャンネルになる部分で、通常の平面MOSとは異なりホールの中で縦になっているので、V － Channel（縦チャンネル）と呼ばれる。また、コントロール電極からの導通を上面に取り出すため、チップ端に階段状にエッチングし電極を取り出す。　このNV-MOS の動作を説明すると、Poly-Si の柱と板状の電極の交点が、Poly-SiをチャンネルとするSONOSのMOS となる。1 本のPoly-Si 柱には、このMOS が多数直列に連続して接続されてNAND ストリングとなる。最近のサムスンの120Gbit のNAND フラッシュの発表では、このPoly-Si柱が25 億個（2.5Giga 個）あり、ゲート電極が24 層で、2 ビットのML（Multi　Level）であるから、2.5× 24 × 2＝ 120Gbit のチップになる。V-Channel では、チャンネルがN 型不純物をわずかにドーピングしたPoly-Siであり、粒界のトラップ密度が高いため電子の移動度は低く、MOS の閾値特性（Vth）がばらつくことになり、この対策としてPoly-Si層を10nm程度と非常に薄くしてトラップ数を減少させている。　これは中空円筒の構造となることから、マカロニ型と呼んでいるようである。マカロニであれば中心部に空洞があれば料理の味付けに最適であるが、LSI では後の工程に支障をきたすため、SiO2などの絶縁物で埋めている。平面状に積層されたゲート電極となるPoly-Siは、金属電極の役割なので抵抗を下げるため、高濃度のP型不純物をドーピングしていると思われる。　説明が少々込み入って分かりにくかったかもしれないが、皆さんの頭脳は、筆者と違って一度読んだところは消えない不揮発性なので大丈夫だろう。3. 3D-NAND フラッシュの製造プロセスと歩留まり　東芝は、2007年にBiCSの発表を行い、その後も三重工場で量産すると何度か発表したが、6年後の今になっても量産に至っておらず、やはり量産のためのプロセス技術の開発が思うように進んでいないものと思われる。この間、サムスンが一足先に量産開始を発表したが、本当に歩留まりが上がり、適正な価格で大量の３D-NANDが出荷されるのか、まだ疑問視する意見もある。それだけ、歩留まりは大問題であると思われる。（1）多層膜の生成　SiO2 とPoly-Si を順に積んでいくわけであるが、その厚みはSiO2 が60nm、Poly-Si が40nm 程度だろうと筆者は推定している。SiO2 は厚いほど絶縁が完全に行われるが、ホールの深さが深くなりアスペクト比が大きくなるので、エッチングや穴埋めCVD が大変難しくなる。コントロール電極用Poly-Si の厚さはチャンネル長さを決めることになり、微細化することも可能と思われるが、MOS の安定動作には、40nm 程度が適当だろうと思う。この結果、60 ＋ 40 ＝ 100nm となり、24 層なら2400nm がホールの深さとなる。多層膜の平坦性を保つことや、異物混入を防ぐことなど、単層膜のCVD にはない難しさがあると思われる。図7　3D-NANDフラッシュの概略図図8　3D-NANDフラッシュ、SONOS構造（Si-SiO2-SiN-SiO2-Si）