ブックタイトル実装技術１２月号2013年特別編集版

概要

実装技術１２月号2013年特別編集版

20　　　2.5D構成の適用が広がる　TSVチップを複数枚積層した3次元実装（3D）は理想的な立体構造であるが、ワイドIOの場合でも見られるようにTSVを作りにくいチップがあり、またTSVの多数のマイクロバンプのボンディングでは歩留まりの確保が難しく、結局コストアップにつながる。これらの問題を軽減しTSVのないチップでも積層でき、3Dに近い性能が得られるシリコンインタポーザをもつ2.5Dが注目されている。2.5Dという用語は物理的には意味がないが、3Dに近い構造ということから使われはじめた。典型的な2.5D構造を図4に示す。トランジスタ素子はないが貫通TSVと表面配線層をもつ、比較的薄いシリコンインターポーザ上に、TSVのないフリップチップまたはTSV付の複数チップ（主としてメモリチップ）をボンディングする。　2.5DのメリットはTSVのないチップを実装でき、チップ間配線が基板実装にくらべて短距離になり、マイクロバンプに対する微細配線パターンが可能になる。一方3Dにくらべるとチップ間配線が数十倍に長くなり、パッケージ面積は大型化する。インタポーザを使うので、コストは基板実装より高くなる。これらを勘案すると2.5Dは3Dに比較すると性能はやや落ちるが、作りやすく歩留まりも確保できる。また項目「1」で述べたようにインタポーザは半導体とは異なる精度で製作できるので、半導体以外のいろいろな業種からの参入が可能となり、活性化することが考えられる。　2.5Dでは基本構造は同じでもいくつかのバリエーショTSVによる3Dと2.5D実装の動向半導体実装長野実装フォーラム4 ンが考えられる。（1）TSVレスチップの搭載：これはすでにFPGAなどで製品化されている。複数の同一チップ搭載の場合をホモジニアス、異種チップの場合をヘテロジニアスと呼ぶ。Xilinx、TSMCによる4 個のFPGAアレイデバイスが先鞭を切った。図5にパッケージの状態を示す2）。熱とワーページ（反り）対策の厚い金属パッケージを使用している。またAltera、TSMCはCoWoS（Chip on wafer onSubstrate）とよぶ構造を発表し、厚いウエハ上に2 種の別チップをボンデイングし、薄化してからダイシングするプロセスを発表している。（2）2.5D化ワイドIO：前述の3DワイドIOが停滞している状況に対して、2.5DでワイドIO化が可能かどうか検討されている。ワイドIOの構造は図4と同じで3Dの場合のメモリ－プロセッサ間のTSVバス接続に対し、インタポーザ上では微細配線での接続になる。この配線長は平均5-8mm前後と考えられるが、通過する周波数はやや低い（～200Mb/s）ので、3Dに対して電力増加は比較的抑えられる。（3）超高バンド幅システム：ワイドIOはモバイルシステム用であるが、将来のPCのグラフイックス用などでは、より大量のデータ伝送を必要とする。このためJEDECでは2.5DによるHBM（High Bandwidth Memory）を検討している。これは高速の積層DRAMと1024 ビットの広い図4　代表的な2.5D構造図5　FPGAの4チップを搭載した2.5Dパッケージ