ブックタイトル実装技術7月号2013年特別編集版

概要

実装技術7月号2013年特別編集版

15GHz時代に対応する最先端プリント基板設計とシミュレーション技術設計・シミュレーション必要がある。手配線でこの複雑な配線長のマッチングと規制をクリアするには、実配線長をCADの上で測定し、チューニングパターンを挿入し、1 本ずつ長さを合わせていくという気の遠くなるような作業が待っている。詳細条件を回路図に書く手間を省くために、『等長配線をすること』という、まったく実現不可能な指示を回路設計者が出すことも珍しくない。　メンター・グラフィックスが提供するPCB設計レイアウトツールであるExpedition PCBでは、先の表にあるような複雑なマッチングルールもきわめて簡単に扱うことができる。たとえば、Byte Lane Groupの制約では、同じグループに属するトレースにはグループ名『A』をつけ、『A』のグループ内では±1.27mmの誤差にするよう一括で設定可能である。さらに、違うグループ『B』との誤差は±6.35mmという設定を行うことにより、設計ガイドラインが階層的に制約条件として反映される（図1）。　制約条件を設定しておくことにより、ペアの配線間、ペア間、グループ間といった複雑な階層のチューニングをすべて自動で行うことが可能だ。プリシミュレーションで制約条件を設定し、レイアウトを行い、オートチューニングを実施し、最後にポストシミュレーションで確認を行う流れを、以下に紹介しよう。　DDR2、DDR3、PCIe など、高速のバスを利用する実際の設計では、トレードオフが随所で必要になっている。トレードオフは、トレースの幅、基板面積、基板層数、部品点数、コストなど多くのファクタがある。　　　実設計における　　　プリシミュレーションの活用　それでは、実際の設計の流れに沿って見てみよう。ここでは、バステクノロジとしてPCIe の利用を例にとる。USB やDDR でも基本的な流れは同じである。　PCIeでは、1組の差動配線によってデータとクロックを両方送るが、受信端での反射が起きないことを前提に規格が作られているため、必ず終端抵抗が付けられる。PCB設計シミュレーションツールであるHyperLynxを利用する場合、付属のデザインキットを利用することにより、回路図のない段階でも、PCIeにおける標準的なトポロジをすぐにシミュレーション可能である（図2）。　PCIeでは、ビットエラーレート（BER）は10の12乗につき1ビット以下と定義されているので、プリシミュレーションにより、10 の12 乗ビット流した場合でも、アイパターンが開いていることが必要になる（図3）。　高速のシリアルバスでは、高調波になるほど減衰が大きくなる特性を補償するために、信号送出時に波形整形を行ったり、受信時にフィルタをかけたりする。DDRにおいても、終端抵抗の値を何通りかに変えることがIC 側でできるようになっており、プリシミュレーションにおいて、動的に変更できるさまざまなパラメータの組み合わせの中で、正常動作する物理的設計の範囲（配線長、終端抵抗、分岐の仕方）を決定するメンター・グラフィックス・ジャパン（株）3図3　シミュレーションによるアイパターン確認図2　デザインキットを利用したプリシミュレーション