ブックタイトル実装技術7月号2013年特別編集版

概要

実装技術7月号2013年特別編集版

14設計・シミュレーションGHz時代に対応する最先端プリント基板設計とシミュレーション技術12　　　はじめに　本稿では、産業用機器のみならず、コンシューマ製品においても高速化するプリント基板（PCB）配線を効果的に設計していくための、最新の技術とそのプロセスを説明していこう。　　　高速化するバスと複雑化する　　　制約条件　DDR3 やPCI Express（以下、PCIe）が一般的になり、クロック周波数もDDR3-2666 で1.3GHz、PCIe Gen3 では8GHz と非常に高速になってきている。DDR3のクロックやストローブ信号、およびPCIe は差動信号を使っているため、2 本のトレースが一組になっている。差動信号は、2本の信号線を伝わってきたポジ／ネガ波形を足し算することによってノイズをキャンセルできる仕組みであり、この2本の差動配線には正確な等長配線が必要となる。また、ただ長さが合っているだけではなく、トレースの各部分においても、位相が正確に合っている（逆位相になっている）ことがノイズ耐性を上げ、不要輻射を減らすために特に重要だ。　バスの代表例として、DDR2 のマッチング制約を見てみよう。下に挙げた表1は、アルテラの設計ガイドラインのごく一部だが、階層的で非常に複雑なマッチングルールになっている。チューニングによって長さを合わせていくには、長い配線を短くすることは通常非常に困難なため、もっとも長い配線に合わせていくことになり、かつ、最大配線長の制約を満たすメンター・グラフィックス・ジャパン（株）/ 石川　実、重森　正志、上田　智之図1　制約条件管理システムで指定した等長配線グループとその誤差の指示表1　制約条件の一例（アルテラの設計ガイドラインより）