実装技術12月号2012年特別編集版 page 24/42

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概要：
221300 本ものTSV をチップ中央部に配置するのが難しいためと思われる。この問題を回避するためにいくつかの試みがあり、プロセッサを裏返して表面配線でメモリバスを完成させる構造（これをFace toFaceと呼んでいる....

221300 本ものTSV をチップ中央部に配置するのが難しいためと思われる。この問題を回避するためにいくつかの試みがあり、プロセッサを裏返して表面配線でメモリバスを完成させる構造（これをFace toFaceと呼んでいる）や、中間にインターポーザを挟んでプロセッサチップのTSV 数を減らす提案がある。また次項に述べるような2.5D構造でプロセッサにTSVを使用しない方法も考案されているが、いずれも低電力化、コストなどの関連から更に検討が必要である。　　　注目される2.5D構造　2.5D構造とはTSVを作り込んだシリコンインタポーザ上に、TSVをもたないチップを平面的に配置したものである。TSVを使って積層したメモリスタックを載せる場合もある。インタポーザ中にはトTSVによる3次元実装の動向3 次元実装の最新動向を探る長野実装フォーラム4ランジスタはなくTSVと表面配線のみなので、素子を含むアクテイブチップに比べて比較的製作が容易であり、シリコン表面配線も有機基板よりはるかに微細化が可能である。2011年にXilinxが図4のように4個のFPGAチップを並べて高性能のFPGAを発表したことでにわかに注目され始めた3)。この例のように、同じチップを使う場合はホモジニアス構成と呼ばれ、これに対して別種のチップを搭載するのをヘテロジニアス構成と呼んでいる。　2.5D構造では搭載するチップはTSVなしの従来のフリップチップでよく、パッケージ高さが許せば厚いチップが使えチップの改良はほとんど不要である。インタポーザは厚いとTSV が作りにくいが、50μ mでは取り扱い上、薄すぎるので、100 μ m 程度になっている。最終パッケージをするためにインタポーザをさらに有機基板にボンディングする。この構造では各部の熱膨張係数差の問題から、5項で述べるワーページ（反り）が問題になると思われ、パッケージは金属のキャップを用いている。これらの理由から製品のコストは高くなりそうに思えるが、性能向上のメリットによって製品化が可能と思われる。　3項で述べたワイドIOの場合、プロセッサにメモリと同数のTSVを貫通する必要があるが、2.5D構造ではプロセッサにTSVの必要がないので、メモリとプロセッサを並べた2.5D ワイドIO がCAE などから提案されている4)。図5 にその概念図を示す。TSVによるバスの代わりにインタポーザの表面配線で結合している。こうすると配線長は最大チップの1 辺の2 倍になるので1cm 以上となり、TSV に等しい短距離結合はできないが、微細配線によって図6　ハイブリッドマイクロキューブ、2.5Dで使用（Micron)図4　Siインターポーザによる2.5D FPGA（Xilinx）図5　2.5D構造ワイドIO概念図