実装技術12月号2012年特別編集版 page 23/42

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21TSVによる3次元実装の動向3 次元実装の最新動向を探るボッシュプロセスと呼ばれる異方性と等方性のイオンエッチングを繰りかえしてシリコンにビアを開孔し、絶縁用のシリコン酸化膜と銅のバリアとなる膜を生成させ....

21TSVによる3次元実装の動向3 次元実装の最新動向を探るボッシュプロセスと呼ばれる異方性と等方性のイオンエッチングを繰りかえしてシリコンにビアを開孔し、絶縁用のシリコン酸化膜と銅のバリアとなる膜を生成させ、めっきにより銅を充填する。ビアのサイズは用途によって異なるが、最近のメモリ用などの標準としては深さ50 μ m（すなわちチップの厚さ）、直径は5 μ m 程度である。ビアラストによるTSV の製作法はビアミドルとかなり異なるが、結果としての断面はよく似ている。ビアの製作については多くの技術開発が関連するが、詳細については誌面の都合で省略する。　ビアミドル、ビアラストともにいくつかの課題をもっていて、関連する論文も数多く発表されている。TSV のビアを配線層中のどの配線に接続するかは、従来あまり議論されなかったが、IBM の発表では、図1(b) のように十数層ある配線の最上部に近い厚い配線に接続されている1)。図中Mは配線層を示す。下層の薄く微細な配線への接続は難しいと想像され、回路的にも外部端子に近いことから当然である。　ビアミドルではビア内のめっきされた銅が、その後の熱処理で膨張して銅配線を切断するポンピングまたはProtrusion（膨張）現象が観測され、これを防ぐためにめっき後の適当なアニーリング処理が必要であることが判ってきた。またビアの深さの精度が悪いとウエハ薄化後の裏面バンプの高さがばらつき、ボンディング歩留まりを悪化させる。ビアラストではウエハのサポート接着剤の耐高温性や低温での酸化膜生成が必要になり、またイオンエッチングがビア底部で配線までを切断しないような、エッチングストップ材料の選定やエッチングの加工精度の向上が必要である。　　　TSVによるワイドIOの現状　スマートフォン、タブレットなどのモバイル機器では動画、グラフイックスの増加、画面解像度の高精細化などで、プロセッサとDRAM 間のデータ伝送速度（バンド幅）の高速化が強く要求されている。DRAMメモリの高速化にはPC ではDDR（Double DataRate）方式が採用されているが、消費電力の増加が避けられない。モバイル機器では電池の消耗が大きくなり問題となるので、低電力化したLPDDR2（バンド幅3-6GBps（ギガバイト/ 秒）が使われている。さらに高速化のために入出力端子数を増やしたワイドIO が提案され、TSV を使い比較的低速（200Mbps）でデータバス数を増やしバンド幅を大きくするため、メモリとプロセッサを同数のTSV で短距離で接続している。　現在目標になっているのは512 ビットのバス（配線数は約1300個）で12.5GBpsのバンド幅を実現することで、その構造を図2に示す。最上層のメモリチップにはTSV は不要でフリップチップ構造になる。メモリ容量が充分ならばメモリチップが1 個の場合もある。TSVの端子配置は米国のJEDEC（規格審議団体）で決定され開発が進んでいるが、2013年には実現すると期待されている。　ワイドIO の現状はメモリチップについては、エルピーダなどではすでにほぼ完成し、図3 のような試作品も提供されている2)。これはメモリのチップが中央部に端子群を配置しやすいパターンになっているためと思われる。　一方、プロセッサチップのTSV化については開発に遅れが見られる。これはプロセッサの特性を保持しながらトランジスタ素子と配線の位置関係から、長野実装フォーラム3図3　ワイドIO用TSV付の4GbDRAMチップ（エルピーダ）図2　TSVによるワイドIOの構造