実装技術7月号2012年特別編集版 page 21/38

このページは 実装技術7月号2012年特別編集版 の電子ブックに掲載されている21ページの概要です。
秒後に電子ブックの対象ページへ移動します。
「電子ブックを開く」をクリックすると今すぐ対象ページへ移動します。

概要：
23設計品質向上のためのシミュレーション導入手法設計・解析・シミュレーション3　電磁界の3 次元シミュレーションは、通常、設計データをもとにシミュレーションを開始するため、種類としてはポストシミュレーショ....

23設計品質向上のためのシミュレーション導入手法設計・解析・シミュレーション3　電磁界の3 次元シミュレーションは、通常、設計データをもとにシミュレーションを開始するため、種類としてはポストシミュレーションになる。このことから、事前対策を施すよりも、結果を解析して次の設計のための知見を集めたり、ルールを整備したりすることに適しているといえる。　ところでEMC の検証ツールを考えてみると、ツールを完全に設計が終わってから利用する場合には、ポストシミュレーションと同じフェーズになってしまうことから、その効果がとらえにくいかもしれない。しかし、設計最中に区切りを入れ、その都度に利用することにより、完全に設計の事後になる前に対策を打っていくことが可能となる（図1）。　　　SI（シグナル・インテグリティ）　SI においても、PDCA サイクルの適用はEMC と等しく重要である。回路図の段階で、配線のトポロジ（配線の分岐の仕方、各セグメントの長さなど）や層構造（どの層に信号線を通すか、どの層にグランドや電源プレーンを配置するか、また、その構造によって決まる配線の特性インピーダンスの設計）をプリシミュレーションで決定し、そのパラメータを制約条件としてレイアウトを実行する。レイアウト結果を再度シミュレータに取り込み、意図した通りの特性が出ているかの検証が可能になる。SI では、EMC と違い、定量的に評価することがはるかに簡単に行えることから、PDCAサイクルとよくマッチするルールベースの設計を導入することがより容易である。メモリシステムで利用されているDDRx はパラレルバスなので、タイミングの設計が特に重要である。図2 にあるように、DDR2、DDR3のデータレートは年々増加しており、タイミングマージン、Setup/Hold タイムの設計は非常にシビアになっている。　DDR2 以降のDDRメモリでは、IC チップ側に切り替え可能な数種類の値をもつ終端抵抗（ODT）が内蔵されており、また、ドライバ側では出力インピーダンスが数種類用意されている。これらの値は、メモリを実装した段階での最適値を選ぶことにより信号品質の最適化が可能であるが、逆にシミュレーションをすることがほぼ前提となっている。　さらに話を難しくしているのは、立ち上がりスピード（スルーレート）により、Setup時間を増減する必要があることである。早いスルーレートでは、受け側のトランジスタが動作に必要な電荷を蓄積する時間を稼ぐために、遅いスルーレート以上にSetup 時間を必要するが、どれだけこの時間を変化させる必要があるかは、Derating table を参照することになる。Derating table を正しく参照するには、まずスルーレートの測定が必要である。　上述のように、DDRx のメモリバスでは新しい技術が採用されたため、開発者はより多くのパラメータを検証し、最適解を見つけ出す作業が必要になった。メンター・グラフィックスのHyperLynx では、このような各種設定、シミュレーションの実行、シミュレーション結果の測定、測定結果の判定を自動化しているため、開発者は判定された結果から問題点の回避や対策に専念できる。　シリアルバスは、英語のシリアル・デシリアルの先頭3 文字ずつをとって、SerDes（サーデス）と呼ばれている。SerDes では、DDR に比べ圧倒的に早い信メンター・グラフィックス・ジャパン（株）図2　マージンはピコ秒の単位へ