実装技術6月号2012年特別編集版 page 49/54

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67たとはいえ、これまでの技術ではマルチチップにするよりはシングルチップの方がずっと小さくできます。　部品の小型化はIP 間の接続距離を短縮し、配線による信号歪みを小さくし、回路の高速動作を可能にします。....

67たとはいえ、これまでの技術ではマルチチップにするよりはシングルチップの方がずっと小さくできます。　部品の小型化はIP 間の接続距離を短縮し、配線による信号歪みを小さくし、回路の高速動作を可能にします。　ここで、ブレークスルー技術として、TSVを使ったシリコン基板の上に複数のダイを並べてSiP化する新しいマルチチップモジュールが浮上してきました。　大きいシリコンチップをいくつかに分割して、最小の隙間でシリコン基板（インタポーザ）の上に配置しようというのが、新しいMCM の考えです。　シリコンチップの配置間隔を小さくすればシングルチップのSoCとの大きさはそれほど変りません。SoCではIP間配線に使われていた領域が不要になるので、MCM 化してもそれほど面積は変らなくなります。CSP（Chip SizePackage）を使ってダイサイズとほぼ同じサイズのLSIを考えると、TSVを使ったシリコンインタポーザ基板MCMでもほぼ同じパッケージサイズが実現できます。　さらにパッケージのピン数が多い場合には、パッケージのサイズはダイサイズではなく、ピン数で決定されるので、MCM のパッケージサイズはSoCと変らなくすることができます（図13）。　マルチチップ化して、ダイのサイズを小さくすると、チップの歩留まりは飛躍的に向上します。また、層数の少ないチップなどを別チップにすれば、これらのチップの製造コストが安くなります。　しかし、インタポーザを介するため、ICチップとインタポーザの接続、TSVを介したインタポーザ内の配線の歩留まりと信頼性はコストの重要な問題となります。　当然、MCM 化することにより、異なる組成の光素子やセンサなどを自由に組み込んだシステムが構築できます。　チップ間配線は、1チップのチップ内配線に比べ、パッドやTSVを介する必要があり、特性の劣化が予想されます。このため、インタポーザ内配線の電気特性についても大きな注目がされています。　設計、開発期間とコストについてはMCM の方に大きなアドバンテージがあります。　皆さんも、標準部品を集めて基板でシステムを構築する方が標準IPを集めてASICを起すよりずっと開発期間も設計コストが安いことはごぞんじでしょう。　ICは試作チップを作成して、それと同時に動作確認用基板を作成し、で動作を確認後、手直しを行うためのTAT（TurnAround Time）が非常に長く、コストもかかります。　このため、ASICを開発するためには、必ず基板でシステムを構築して、試作基板で動作を確認する手法が良く取られます。　MCMに使うシリコンインタポーザはこの基板に相当します。基板システムの開発と同じMCM開発はSoC開発より、ずっと早く安くシステムが開発できます。　面白いことには、発表などを見る限り、このMCM 開発では、ASIC ベンダよりもFPGA ベンダのほうが現在は先行しているように見えます。　現在、このようなTSVを使用したシリコンインタポーザの上にICチップを配置してSiPを作成する設計を2.5 次元（2.5D）実装と呼んでいます。　同じTSVを使用してもメモリチップなどのチップのスタック実装の３D 実装とは区別しています（図14）。前田真一の最新実装技術 あれこれ塾■マエダ　シンイチKEI Systems、( 株) 日本サーキット。日米で、高速システムの開発/ 解析コンサルティングを手がける。図12　ことなるテクノロジーを一体化図13　ピン数がパッケージを決める図11　MCMでDieを小さくする図14　2.5次元と3次元