実装技術6月号2012年特別編集版 page 48/54

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66多くの携帯機器で使われ有名なARMのCPUもIPで流通しており、各社がこのIPを購入して、自社のICに組み込んでいるものです。　また、ユーザー自身が回路を組むFPGAでも最近は多くのIP 回路が組み込まれるようになっ....

66多くの携帯機器で使われ有名なARMのCPUもIPで流通しており、各社がこのIPを購入して、自社のICに組み込んでいるものです。　また、ユーザー自身が回路を組むFPGAでも最近は多くのIP 回路が組み込まれるようになっています。たとえば、ARM のCPU、DDRメモリなどが、FPGAに組み込まれるようになってきました。　しかし、このようなIPを使う設計でも、LSI の大規模化やシステムの巨大化はSoCにとって大きな問題となっています。特にシステムの巨大化が大きな問題となっています。4. システムの巨大化とSoC　IC の集積度の向上は、基本的にはIC配線の微細化で実現されています。論理素子やメモリを作る回路が簡単になり、同じ回路を実現するためのトランジスタ数が減ったわけではなく、トランジスタが小さくなったためにIC の集積度が向上しているのです。　それどころか、回路の設計が高レベル言語を使ったり、以前の回路のライブラリや他のIP の利用したりすることにより、同じ回路を実現するためには以前よりは多くのトランジスタを使用するようになっています。つまり、ゲートの使用効率は下がってきているのです。これはシステムが巨大化するに従い、開発に多くの時間が掛かるようになり、ゲートの使用効率よりも回路の開発効率を重視するための結果です。　システムの巨大化は設計コストの大幅な上昇につながります。巨大化するシステム設計の効率化のためにIPを導入するようになりましたが、それでも開発は複雑さを増し、開発期間は長くなってきます。　たとえば、IP 単体では動作検証され、レイアウトも安定しているとしても多くのIPを接続したシステムではIP 巻の接続に対しての設計、検証が残っています。多くのIPを接続した検証では、膨大な時間とリソースが必要となります。　当初、日本の多くのICベンダがシステムICビジネスの拡大に期待していましたが、最近では、システムIC 部門の赤字や合併、規模縮小などのニュースばかりが目立つようになってきました。この裏にはシステムの巨大化による開発コストの上昇が大きな理由としてあります。　回路の微細化速度以上にシステムの巨大化が進んだ結果、LSI のダイのサイズが巨大化する傾向があります。　微細配線ダイの巨大化はLSI の歩留まりの悪化と、高価格化の原因となります（図9）。　実はシステムASICで使用するレイアウトIPでは、IPごとに必要な配線幅や層数が異なります。しかし、複数の設計IPを集積するシステムICでは、これらIPのなかで最小幅テクノロジーを使い、最大層数のチップにすべてのIPを組み込む必要があります（図10）。5. シングルチップから　 マルチチップへ　以上、システムICが巨大化するに従い、次のような問題が大きくなってきました。　● 設計の巨大化　● IC 歩留まりの低下　また、SoCで多くの機能ブロックを1チップに集積しようとする動きは、大きな問題に直面しはじました。これは光素子やセンサなど、前に述べたように、IPによるテクノロジの違いです。　IPが出現してしばらくの間は、IP 設計は最新のテクノロジで設計されていたので、テクノロジの差異はそれ程大きくありませんでした。しかし、テクノロジの進歩に合わせ、新しいIPは新しいIPは新しいテクノロジになりますが、用途によっては、古いIPを使う必要があります。　低レベルのテクノロジIPでも高度なテクノロジで製造すればよいのですが、古いテクノロジIP のため、ダイサイズが大きくなり、チップコストの上昇を招く場合があります（図11）。　できれば、ダイサイズは小さくしたいものです。　また、光ICやセンサなどはCMOSロジックICとは異なる不純物を混ぜて異なる半導体構造を作る必要があります。同一チップに場所ごとに異なるイオンを注入することは技術的にも困難ですし、コストもかかり、チップの有効使用面積も小さくなります。このように異なるテクノロジの素子を1パッケージに収める場合にMCMは有効な解決になります（図12）。　SoCが有利な点は非常に小さな1チップの中に、システムを収められることです。いくらダイサイズが大きくなってき前田真一の最新実装技術 あれこれ塾図9　Dieが大きいと歩留まりが低下する図10　もっとも厳しいテクノロジで作成