実装技術4月号2012年特別編集版 page 28/34

このページは 実装技術4月号2012年特別編集版 の電子ブックに掲載されている28ページの概要です。
秒後に電子ブックの対象ページへ移動します。
「電子ブックを開く」をクリックすると今すぐ対象ページへ移動します。

概要：
50　バッファがあるためWide I/O の規格では、メモリチップが1つだけ使われているDDR2 規格やLPDDR2 規格と同じ入力容量になっています（表1）。　メモリバスのような並列データ転送方式ではデータ間のタイミングの....

50　バッファがあるためWide I/O の規格では、メモリチップが1つだけ使われているDDR2 規格やLPDDR2 規格と同じ入力容量になっています（表1）。　メモリバスのような並列データ転送方式ではデータ間のタイミングの同期が最も重要です（図8）。Wide I/Oメモリではデータ転送速度を遅くして同期時間に余裕をもたせました。　これまでのLPDDR2 やDDR3 などJEDEC 規格のメモリバスでは並列して一度送るデータ（DQn）は4ビット、または8ビット単位です。この4ビットまたは8ビットごとに同期信号(DQS/DQS-)を同時に送り、同期させています。この4ビットや8ビットの信号群（レーン）を複数、同時に送ることにより、8ビットから32ビットの並列データをやり取りしています（図9）。　Wide I/Oメモリでは1つの同期信号に同期するデータが16ビットとこれまでの倍になっています。この16ビットのデータブロック（レーン）をチャネルあたり8 組、並列にして128ビットのデータを同時に送ります。　この同一内1ビットのデータ同期はもちろんですが、8つのレーン間の同期誤差（スキュー）についても一定の値以下にする必要があります（図10）。　このため、Wide I/Oメモリではレーン間の同期を調整する機能が用意されています。　基本的には、データバス速度が200Mbps、今後の高速使用でも266Mbpsと遅くなったため、タイミング設計は余裕のあるものとなっています。　データバス速度が遅くなると、メモリの消費電力が大幅に減少します。　図6 の回路で、負荷Cが増大すると信号の速度が遅くなると説明しました。　この積分回路はCの変化だけではなく、ドライバのもつ出力インピーダンス（R）によっても波形が変化します。Rを小さくすると波形は早い立ち上がり／立ち下がりとなり高速動作が可能となります（図11）。しかし、Rが小さくなると回路に流れる信号電流が大きくなり、回路の消費電力が増大し、消費電力が増大します。信号速度が遅くなれば、ドライバのRを大きくし、信号電流を減少させることができます（図12）。　また、CMOS 回路では信号が変化している時に大きな電流が流れるので、回路が低速化して、信号が安定している時間が長くなれば、消費電力が減少します（図13）。　Wide I/OメモリではTSVを使い、配線長さを極限まで短くしています。　信号の波長に比べ、配線が短いため、メモリパッケージ内のメモリとコントローラ間の配線は伝送線路としてみる必要がありません。このため、信号の電力を小さくしてデータ転送が可能となります。前田真一の最新実装技術 あれこれ塾図9　DDRメモリの同期信号図8　並列バスでは信号の同期が重要図10　Wide I/Oメモリの同期信号表1　DDRメモリの入力容量規格