実装技術4月号2012年特別編集版 page 27/34

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概要：
49プを下にして、その上にメモリチップを最大4 枚まで積層（Stack）して実装規格になっています（図1）。　おのおののメモリチップはスライス(Slice)と呼びます。　規格的にはチップの3D 実装は定義していますが、こ....

49プを下にして、その上にメモリチップを最大4 枚まで積層（Stack）して実装規格になっています（図1）。　おのおののメモリチップはスライス(Slice)と呼びます。　規格的にはチップの3D 実装は定義していますが、この3D 実装を実現するための方法については規格化していません。TSVを使っても旧来のワイヤボンディングを使っても規格的には満足できます（図2）。　しかし、実際のピン数やピンのピッチなどからはTSVを使った実装を想定しています。実際、JEDECによるWideI/O規格の説明会資料でもTSVをうたっています。　モバイル用メモリと言う大量生産の汎用部品にTSVを使う規格が制定されたことにより、TSV 技術は、高機能部品用のニッチマーケットから汎用部品のメインストリーム製品の技術へと立場を変えました。3. 機械的仕様の概要　規格では、メモリチップは最大4 枚になっていますが、インタフェイス的にも300 パッドのチャンネルと呼ばれるブロックが4チャンネル存在します。　Wide I/Oメモリでは、1チャンネルには6 列50 行の300 パッドが40μm×50μmピッチで配置されます。　これが2×2 の4チャンネル配置され、合計1200パッドとなります（図3）。　このため、パッドの占有面積は（5.25+α）×（0.52+α) mmとなります（αはパッドの径）。　メモリのチップサイズはパッドレイアウト幅の0.52mmよりは大きいので、メモリ外形はさらに大きくなるでしょうが、現在は、パッケージサイズは定義さえていません。4. 電気的仕様の概要　DIMMなどのように、コントローラICに複数のメモリを接続する場合には直接メモリを接続する場合とバッファを介して接続する場合があります（図4）。　JEDEC の規格としては、DDR 規格とかLPDDR 規格などのメモリ単体の規格のほか、DIMM の規格も制定しています。8 個のメモリを小さな基板に実装したDIMMメモリ基板規格では、バッファのあるDIMM 規格とバッファのないDIMM 規格を定めています。　しかし、今回のWide I/Oメモリでは部品としては、必ずバッファチップを必要とし、メモリチップをその上に3D 実装する構造をとっています。このため、Wide I/O の電気特性規格の多くはバッファチップの電気特性になっています。　メモリインタフェイスのCMOS 回路では、レシーバの入力容量の大きさが重要です。CMOS 回路では、レシーバの入力インピーダンスは高いので、ドライバの出力インピーダンスとレシーバの入力容量で積分回路を形成します（図5）。　図6の回路のCで示される、レシーバの入力容量が大きいと、信号波形が鈍り、信号の高速伝送ができなくなります（図6）。　もし、バッファがなく3D実装された複数のメモリチップがコントローラICに直接、接続された場合、チップの数が増えるほど入力容量が並列接続され、信号が低速になってしまいます（図7）。　このため、複数のメモリチップを3D実装する場合には、複数のメモリチップを直接基板配線に接続しないで、低容量のバッファを介して基板配線に接続する必要があります。　メモリパッケージ内のバッファとメモリチップ間の接続では配線が非常に短いため、複数のチップを接続して容量が大きくなっても、信号の高速伝送が可能です。前田真一の最新実装技術 あれこれ塾図5　CMOS 回路の負荷はC図4　バッファのある場合と無い場合図6　積分回路図7　負荷を並列接続すると信号は遅くなる